MCD212 View Datasheet(PDF) - Motorola => Freescale
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MCD212 Datasheet PDF : 87 Pages
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LIST OF FIGURES
Fig.
No. Title
Page
No.
1–1 System Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1
1–2 Internal Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–3
3–1 Reset and Halt Timing Chart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1
3–2 CLK2 Clocking and Resetting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
3–3 Memory Swapping Timing Chart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
3–4 Bus Error Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4
4–1 DRAM Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–2
4–2 DRAM Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–3
4–3 DRAM Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–4
4–4 DRAM Banks Validation/Devalidation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–5
5–1 Four Video Planes of the Displayed Image . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1
5–2 Example of Normal and Double Resolution Pixels . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2
5–3 Line Display of Interlace versus Non–interlace Modes . . . . . . . . . . . . . . . . . . . . . . . 5–3
5–4 HSYNC and BLANK Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–4
5–5 VSYNC and BLANK Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–4
5–6 CSYNC Timing in the 50 Hz (FD = 0), Non–interlace Mode (SM = 0) . . . . . . . . . . 5–5
5–7 CSYNC Timing in the 60 Hz (FD = 1), Non–interlace Mode (SM = 0) . . . . . . . . . . 5–5
5–8 CSYNC Timing in the 50 Hz (FD = 0), Interlace Mode (SM = 1) . . . . . . . . . . . . . . . 5–6
5–9 CSYNC Timing in the 60 Hz (FD = 1), Interlace Mode (SM = 1) . . . . . . . . . . . . . . . 5–6
5–10 Cursor Position . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–14
5–11 Cursor Pattern Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–16
5–12 VDSC in Slave Mode with an External PLL for Clock Generation . . . . . . . . . . . . . 5–20
5–13 VDSC in Slave Mode with an External Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–20
6–1 Bitmap Serialization in 8 Bits/Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–2
6–2 Bitmap Serialization in 4 Bits/Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–2
6–3 Run–length Format in 7 Bits/Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–2
6–4 Run–length Format in 3 Bits/Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–3
7–1 Data Structure of DYUV Decoder Input and Output Pixel–pair . . . . . . . . . . . . . . . . 7–2
7–2 CLUT Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–3
7–3 Data Structure of Input CLUT Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–4
7–4 Data Structure of RGB555 Input and Output Pixel . . . . . . . . . . . . . . . . . . . . . . . . . . 7–4
MOTOROLA
MCD212
v
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