EDS1232AATA-MI
Mode Register
BA0 BA1 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0 00 0 0 0 1
JEDEC Standard Test Set (refresh counter test)
BA0 BA1 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
xxxx100
LTMODE
WT
BL
Burst Read and Single Write
(for Write Through Cache)
BA0 BA1 A11 A10 A9 A8 A7
10
BA0 BA1 A11 A10 A9 A8 A7
x xx x x 11
BA0 BA1 A11 A10 A9 A8 A7
EOL0 0 0 0 0 0 0
A6 A5 A4
A6 A5 A4
VVV
A6 A5 A4
LTMODE
A3
A3
V
A3
WT
A2 A1
A2 A1
VV
A2 A1
BL
A0
Use in future
A0
V
Vender Specific
A0
Mode Register Set
Burst length
Bits2-0
000
001
010
011
100
101
110
WT = 0
1
2
4
8
R
R
R
V = Valid
x = Don’t care
WT = 1
1
2
4
8
R
R
R
Prod CLK
CKE
/CS
u /RAS
/CAS
/WE
c A0 - A11,
t BA0, BA1
111
Full page
R
Wrap type
0 Sequential
1 Interleave
Latency
mode
Bits6-4
000
001
010
011
100
101
110
111
/CAS latency
R
R
2
3
R
R
R
R
Remark R : Reserved
Mode Register Set Timing
Mode Register Set
Data Sheet E0340E30 (Ver. 3.0)
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