WM5628L, WM5628
Timing Diagrams
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CLK
Data
A2 A1 A0 RNG D7 D6 D5 D4 D3 D2 D1 D0
Load
LDAC
Figure 1. Load controlled update (LDAC = 0)
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CLK
Data
A2 A1 A0 RNG D7 D6 D5 D4 D3 D2 D1 D0
Load
LDAC
CLK
Data
Load
LDAC
CLK
Data
Load
LDAC
Figure 2. LDAC controlled update
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A2 A1 A0 RNG
D7 D6 D5 D4 D3 D2 D1 D0
Figure 3. Load controlled update (LDAC = 0) using 8-bit serial word.
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A2 A1 A0 RNG
D7 D6 D5 D4 D3 D2 D1 D0
Figure 4. LDAC controlled update using 8-bit serial word.
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Wolfson Microelectronics